（本文编译自Semiconductor Engineering）
在未来几年，芯片产业将致力于将3D NAND闪存的堆栈高度提升至当前水平的四倍，即从200层增加至800层乃至更高，借此额外增加的存储容量来应对市场对各类内存需求的持续增长。
这些新增的层数不仅带来了全新的可靠性挑战，还伴随着一系列递增的可靠性挑战。然而，过去十年间，NAND闪存行业在不断增加堆栈高度。早在2015年，东芝便已宣布推出首个采用硅通孔技术的16芯片堆栈，此举不仅大幅提升了带宽、降低了延迟、加速了I/O速度，更为其他类型内存与逻辑芯片的堆叠铺就了道路。
“起初，NAND的扩展方向是水平的，”Lam Research蚀刻生产力和设备情报副总裁Tae Won Kim指出，“但十多年前，制造商意识到横向扩展在成本效益上并不占优势，于是转而投向垂直扩展。”
堆叠芯片技术为大幅提升密度和加速数据访问速度开辟了新的可能。ACM Research总经理Mohan Bhan表示：“3D NAND的未来发展趋势将是500至1000层。但要实现这一目标，绝非只是简单重复我们过去所做的那些努力。”
在面临的主要传统处理难题中，高纵横比（HAR）蚀刻与沉积技术尤为关键，它们需确保所有层中的字符串保持一致且无空隙。同时，随着多晶硅通道总电阻的增加，通道高度也对读取电流构成了严峻挑战。因此，部分开发人员正尝试采用混合键合的双晶圆解决方案，但这些改进措施也存在一定的局限性。
Brewer Science业务发展经理Daniel Soden表示：“尽管先进制造商始终致力于增加层数，但额外扩展/堆叠层数仍受到蚀刻预算、图案化挑战等多重因素的制约。”
串堆叠技术或许是最快（甚至可能是唯一）达到1000层的解决之道。
更多的比特
业界确实掌握了在不增加额外层数的前提下提升内存容量的方法。“NAND制造商不仅可以通过垂直方向进行扩展，还能实现横向和逻辑上的扩展，”Lam公司的Kim如此说道。
逻辑缩放技术能够提升单个闪存单元所存储的位数，而横向缩放则致力于减小单元间的间距。此外，研究人员正尝试将闪存列一分为二，以期将单元总数翻倍。这些创新思路正逐步显现成效，它们通过减小间距，在相同区域内实现了更多数据的存储。“在电荷陷阱架构中，缩小间距是提升电容器密度、而无需进一步增加层数的有效途径，”Brewer Science公司的Soden强调。
另一种提升容量的方法是向单个单元中打包更多数据。在单个单元中存储多位信息并非新鲜事物，各公司早已推出了多层单元（MLC，每单元两位）、三层单元（TLC）和四层单元（QLC）。如今，开发人员正朝着每单元五层（即五层单元或PLC）的目标迈进。然而，管理如此微小的电荷状态差异（31个级别加上空状态）所需的算法将更为复杂，纠错难度也随之增加，这可能会对性能产生一定影响。
目前，PLC的实现方式及陷阱氧化物的具体成分尚待明确。一些研究表明，浮栅可能成为更优质的PLC单元材料。甚至有人正在探索六级单元（HLC）技术，旨在每个单元中存储六位数据。然而，这些技术仍处于研发阶段。
SK海力士则提出了一种创新方法，能够将存储单元一分为二，形成两个三比特单元，总共存储六比特数据。此外，七比特存储单元也已在低温环境下进行测试，旨在降低噪音、提升读取保真度。
保持层均匀性
堆叠3D NAND的核心优势在于，通过单一的光刻步骤便能实现数百层的图案化。然而，缺点是当高纵横比逼近100:1时，钻孔的难度也随之急剧增加。
为了增加层数而不使堆栈过高，似乎将每层做得更薄是一个可行的方案。“目前，层厚度大致在150至100埃之间，”Bhan指出。然而，字线层的减薄会导致其电阻增大，进而对性能产生不利影响。因此，一些研究人员正积极探索采用电阻更低的钌或钼来替代传统的钨金属，以期在保持层数的同时不牺牲性能。但就目前的产品开发而言，层厚度仍保持稳定。
除了蚀刻难题外，如何在保持良好平面度的同时添加额外层也显得愈发棘手。以往那些可以被忽略的小误差，在更高的堆栈中会逐渐累积，最终在顶部变成无法忽视的大问题。
堆栈的初始结构由交替的SiO₂和Si₃N₄层构成，但随着时间的推移，氮化物层最终将被栅极金属所取代。在每一代产品的迭代中，随着堆栈高度的不断增加，保持各层尽可能均匀始终是一项关键任务。尽管轻微的误差在一定程度上是可以容忍的，但随着堆栈的持续增长，这些误差往往会呈现指数级增长，这就要求我们在每一代产品的开发中都必须更加努力地提升平面度。
图1：3D NAND堆栈的平面性和均匀性较差。
图源：ACM Research
在沉积过程中旋转晶圆是ACM Research公司用来提高平整度的一项技术。随着沉积的进行，该公司的设备会定期抬起晶圆并将其旋转180°，就像足球队每节改变进攻方向一样。“沉积过程中对晶圆旋转的要求以及整个过程的均匀性将非常重要，”Bhan说。
ACM Research采用了一项创新技术，即在沉积过程中通过旋转晶圆来提升平面度。随着沉积的进行，该公司的设备会定期抬起晶圆，并像足球队在比赛中每节变换进攻方向一样，将其旋转180°。“在沉积过程中，对晶圆旋转的精准控制以及整个沉积过程的均匀性至关重要，”Bhan强调道。
为此，旋转卡盘将晶圆从压板上抬起，进行旋转后再精准复位。由于压板处于加热状态，因此必须迅速完成旋转动作，以保持晶圆的温度稳定。然而，由于压板是固定的，晶圆在沉积过程中无法持续（缓慢）旋转。“我们通过‘定期’旋转晶圆，确保沉积层的均匀分布，”Bhan进一步解释说，“我们已经取得了显著进步，将均匀度控制在1%的误差范围内。”
此外，ACM Research还对沉积压力进行控制，以补偿Si₃N₄中产生的拉应力和SiO₂中的压应力。
堆叠问题
随着堆叠层数的增加，所面临的问题也随之增多。“堆叠高度的增加，直接导致物理应力和热应力加剧，这给光刻及后续的下游工艺增添了更多挑战，”Brewer Science公司的Soden指出。
这一现象在蚀刻环节中表现得尤为明显。原本预期为笔直且均匀的柱状结构，中可能会因为多种因素而发生形变。例如，不同层间的横向蚀刻速率存在差异，导致顶部与底部的临界尺寸不一致；蚀刻不完全，使得柱体内部留有残余；甚至可能出现柱状物偏离原定中心位置的情况。
图2：随着堆栈越来越高，蚀刻通道孔也会遇到越来越多的挑战。
图源：ACM Research
蚀刻工艺必须达到极高的均匀度，还需仔细权衡各种因素，以确保生产率不受丝毫影响。“若我们渴望在纵向与横向同时实现微缩化，那么提升蚀刻速率与改善轮廓控制便是我们双管齐下的关键，”Lam公司的Kim强调道。
实现有效蚀刻的前提，在于确保定义堆叠顶部图案的硬掩模能够保持良好的保真度。“我们正致力于开发更为强大的图案转移方案，例如采用更厚的硬掩模以及具备更高内在抗性的材料，”Soden指出。当前的主流材料——α碳（一种无定形碳），非常坚硬，通过化学气相沉积（CVD）技术得以沉积。Brewer Science推出了一种同样高效且具备旋转特性的新材料，进一步简化了工艺流程。
“α碳的密度与硬度是其两大有点，可与钻石媲美，是蚀刻工艺的理想之选，”Soden补充道，“采用旋涂材料替代传统材料与工艺，将为我们带来额外的灵活性、更高的产量、更好的间隙填充效果，以及诸多其他优势，这些都将惠及整个半导体行业的各类设备与领域。”
完成柱子蚀刻后，清洁与干燥工作也面临着前所未有的挑战。“在HAR蚀刻完成后，柱子落至底部时，往往会残留一些物质，”ACM Research首席技术专家Sally-Ann Henry指出，“问题在于，这些柱子的纵横比极深。我们的超声波解决方案虽能帮助液体注入柱子内部，但如何有效排出液体却成了难题。虽然水可以注入并排出，但干燥过程却极为棘手。”
改进这些步骤的技术包括使用超声波搅拌将清洁材料推入柱的每个角落，以及使用超临界 CO 2在清洁后将其干燥。CO 2的超临界阶段发生在高温和高压下，使材料具有气体和液体的性质。为了辅助，异丙醇既可以帮助在清洁前稳定图案，又可以帮助在清洁完成后冲洗腔室。
为了改进这些步骤，我们采用了超声波搅拌技术，将清洁材料推入柱子的每个角落，并在清洁后将超临界CO2进行干燥。CO2在特定的高温高压条件下会进入超临界状态，兼具了气体与液体的特性。此外，异丙醇在清洁前可稳定图案，清洁后又可帮助冲洗腔室，起到了辅助作用。
单晶通道
完全构建并填充后，每个阵列柱形成所谓的 Macaroni 结构：同心排列，外部由陷阱氧化物组成，然后是通道材料，中间是惰性填充氧化物。陷阱氧化物是每个单元的电荷存储位置。通道成为位线或串，将电流一直传送到位线触点。填充部分的目的只是使通道变窄，从而改善栅极控制。
当每个阵列柱被完整地构建并填充后，会形成一种所谓的Macaroni结构：同心排列，从外向内依次是陷阱氧化物层、通道材料层以及中间的惰性填充氧化物层。其中，陷阱氧化物层在每个单元中负责储存电荷。通道则扮演着位线或串的角色，负责将电流顺畅地传导至位线触点。而填充部分的主要目的在于缩减通道的宽度，进而优化栅极的控制性能。
图3：3D NAND的Macaroni结构。
图源：Semiconductor Engineering
通道普遍为多晶硅，其内部沿柱状结构分布着众多晶粒边界，因而具有一定的电阻特性。尽管在当前几代的闪存技术中，这种结构表现出色，但随着堆栈高度的不断增加，确保读取电流顺利抵达接触点变得越来越具有挑战性。正因如此，一些企业开始探索生成单晶通道的方法。其中一种策略是从底部开始向上生长硅晶体，另一种则是从顶部着手，将多晶硅转化为单晶硅。
应用材料公司曾尝试采用选择性外延生长技术来构建单晶通道，但为了保护CMOS器件的热预算，生长温度被限制在810°C，这直接导致生长速度过慢，无法满足批量生产的需求。然而，该公司已掌握了在900至1100°C温度下实现超过400nm/min的快速生长技术。尽管这一条件可能会给传统的3D NAND加工工艺带来问题，但一项创新技术提供了解决方案——即在不同的晶圆上分别构建存储单元和逻辑电路，然后通过混合键合技术将它们整合在一起。
这种被称为CMOS下方阵列（CBA）或下方单元阵列（CUA）的配置，将单元阵列布置在一个晶圆上，而将其余的CMOS电路配置在另一个晶圆上。两者通过混合键合的方式实现紧密结合。由于键合采用面对面方式，阵列和阶梯结构得以颠倒，从而使得接触路径大大缩短，这本身就是一项显著的优势。
图4：CMOS阵列配置。
图源：Semiconductor Engineering
但就外延生长技术而言，它使得阵列晶圆能够在超出CMOS承受范围的温度下生长外延层，从而开辟了一种制造单晶通道的新途径。然而，这一方法也带来了一个显著变化：由于通道占据了圆柱体的整个中部，没有了填充氧化物，这削弱了栅极控制，成为一项需要权衡的代价。因此，单晶通道性能的改进必须带来更为显著的正面效应，才能使得这一权衡变得合理。
双晶圆技术的成本也更高。然而，它是独立于外延生长技术而开发的，旨在为阵列晶圆提供空间，以便实施任何可能对CMOS产生不利影响的工艺。同时，生产相同数量的闪存芯片需要消耗两倍的晶圆，这不仅增加了成本，还加剧了晶圆需求，并带来了环境方面的考量。
在此应用中，阵列载体晶圆中的硅材料不会被消耗。所有有用的层都沉积在该晶圆顶部。当两个晶圆粘合后，通常会采用研磨或蚀刻的方式去除载体晶圆，这不仅浪费了硅材料，还进一步增加了成本。目前，研究人员正致力于探索何种技术能够修复并回收晶圆表面，使其恢复如新晶圆般的效用。
自上而下的方法
另一种方法则无需使用两个晶圆来创建通道。相反，通道中填充的是多晶硅，与传统做法相似。然而，在退火之前，会在通道上沉积一层镍硅化物。在退火过程中，该硅化物会从顶部向下迁移，沿途催化结晶。当硅化物到达底部时，其上方的所有多晶硅均已转化为单晶。尽管硅化物仍位于底部，但由于位线触点位于顶部，因此不会造成任何问题（前提是硅化物保持原位）。
图5：使用镍硅化物结晶通道。
图源：Semiconductor Engineering
堆叠并重复
最终，增加层数可以在一定程度上缓解因处理日益加深的孔洞而取得的缓慢进展，无论这种进展是物理层面的还是地缘政治层面的。虽然前面讨论的改进措施确实有助于提升容量，但其提升幅度终究有限。
“当层数攀升至250层以上时，这些传统解决方案可能已逼近其性能极限，”Soden指出，“因此，我们正在采取分步策略，将图案化和蚀刻处理分解成多个独立模块，以此减轻极端HAR（高纵横比）蚀刻的难度，同时在层间引入裸硅，并采用通孔连接技术。”
这种方法，有时也被称作串堆叠技术，其核心思想在于构建一系列易于管理的层，而非追求堆叠高度的增加。只需将这些堆叠单元进行复制，并在每层堆叠之间插入一层硅，即可实现更多层的组合，而无需面对因层数激增所带来的全部HAR问题。“正是这种创新解决方案，为众多公司长期内实现多达1000层的堆叠提供了强劲动力，”Soden强调道。
图6：串堆叠。
图源：Semiconductor Engineering
工程解决方案的创新之处在于，它使得人们能够获得1000层的堆叠，而无需一次性处理整个堆叠。相反，可以分别处理250层的模块，然后将其四个单元堆叠起来，中间插入硅层作为隔离。尽管这样做意味着需要执行四个光刻步骤，而非一个，但在许多情况下，这可能是一个值得接受的权衡。值得注意的是，似乎并未有人尝试采用传统方法直接处理1000层的堆叠。
这一方案远比听起来复杂。因为第二层将放置于第一层之上，而非直接放置在一块平坦的晶圆上，这意味着第三层必须在第二层可能存在的任何不平整之上进行构建。很可能每一层都需要进行单独的开发工作，以确保达到足够的平整度。
从地缘政治角度来看，出口规则限制堆叠层数超过 128 层。因此，受这些限制的国家只需堆叠 128 层模块即可绕过这一限制。例如，如果长江存储（该公司是首家推出串式堆叠产品的公司）要实现 1,000 层，它很可能会使用 10 个 100 层的堆叠来实现这一目标。
另一个挑战在于，如何将每层中的串连接起来以形成一个连续的长串。一个简单的解决方案是在硅隔离层中开设通孔，但精确地将每一层与前一层对齐并非易事，特别是当硅层会阻挡下方列的视线时。
从地缘政治的角度来看，出口规则限制了堆叠层数超过128层产品的流通。因此，受这些限制的国家可以通过堆叠128层的模块来规避这一限制。例如，有公司想要实现1000层的堆叠，它可能会选择使用10个100层的模块来达到这一目标。
解决这一问题需要几年时间
NAND闪存的改进涉及众多复杂的组件。尽管在改进HAR（高纵横比）处理方面仍在持续努力，但这并非最大的突破点。理论上，PLC（平面层状单元）技术可以立即提升25%的容量。单元架构的改变和间距的缩小也可以带来进一步的提升。
最大的变化是转向双晶圆解决方案和堆叠串的重大架构设计变化。这些变化可以与其他容量提升技术相结合。目前，已有采用这两种技术的产品问世，尽管它们尚未达到1000层的堆叠高度。降低CBA（成本效益分析）成本是实现这一技术普及的关键，同时还需要努力扩展堆叠层的数量。
目前，主流配置的具体形态尚不明朗。但无论如何，更大容量的NAND闪存芯片将不断满足业界对于存储容量的无尽需求。