业界对I/O密度和芯片之间更快的连接(尤其是逻辑和缓存)的渴望不可抑制，正在改变系统设计，使其包括3D架构，而混合键合已成为其中的一个重要组成部分。
混合键合涉及到铜垫的芯片对晶圆或晶圆对晶圆连接，这些铜垫携带电源和信号以及周围的介质，提供的连接比铜微凸点多1000倍。在2.5D集成方案中，它可以将信号延迟提高到可以忽略不计的水平，同时将凹凸密度提高三个数量级(见图1和图2)。目前，混合键合被限制在高端应用领域，如HBM和处理器/缓存，混合键合被用于微led的3D DRAM、射频调制解调器和GaN/Si键合。
图1 混合键合几乎消除了信号损失。来源:应用材料
但许多工艺选择都在竞争，在这个关键的3D领域发挥作用。电动汽车集团(EV Group)业务发展总监托马斯•乌尔曼(Thomas Uhrmann)表示:“可以毫不夸张地说，混合键合技术代表着整个行业的一个转折点，因为它改变了我们制造设备的方式。”
图2 凹凸密度路线图的SoIC和SoIC+。来源:台积电
也许最令人印象深刻的是，在最需要性能和功率改进的时候，混合键合提供了晶体管节点缩放的可行替代方案。
例如，AMD的Ryzen 7-5800X3D处理器，采用了台积电的SoIC(集成芯片系统)工艺，在7nm工艺下，无需在5nm工艺下制造芯片，就能实现15%的性能提升和3倍的功耗降低。AMD报告称，他们可以使用混合键合实现相当于进程节点的性能。这是巨大的，”劳拉·米尔卡里米说，她是Xperi公司Adeia的半导体3D副总裁。Adeia授权了基于Ziptronix在21世纪初首创的第一种室温混合粘合工艺的更新工艺IP。
英特尔(Intel)、台积电(TSMC)和三星(Samsung)都表示，带焊锡头的铜凸点在接近10 μ m尺寸时可能会遇到可靠性问题，因此需要转向混合焊接。但即使是混合键合，也需要严格控制。“例如，当我们考虑AR/VR时，你会希望将RGB像素和氮化镓连接到背板上。你可以做晶圆对晶圆，但是要把RGB放到单个GaN中会有很多负担，你可以模拟和重构200mm晶圆上的东西到300mm晶圆上，以获得良好的产出。你必须能够控制你对背板所做的事情以及你对表面上的单个像素所做的事情。所以你必须从最终要求开始，那可以是我有多少容忍度的功能。硅光子就是一个很好的例子。GlobalFoundries的技术、工程和质量高级副总裁格雷格·巴特利特(Gregg Bartlett)说:“波导需要对氮化硅薄膜进行更高水平的控制，而不是在不同的应用中完全合理的控制。”
键合过程本身可以是室温，如Adeia过程，或在更高的温度下，如聚变键合，连接介电材料，而不是金属。融合粘合使用的是环氧胶层，目前正在开发用于背面配电方案、DDR6+和下一代存储设备(应用见图3)。然而，杂化键合总是将金属膜和电介质膜结合在一起，而没有中间膜。Imec去年在IEDM上展示了最先进的700纳米间距铜杂化键合技术(见图3)
图3:700纳米金属间距的晶圆与晶圆混合键合。来源:Imec IEDM
它是如何工作的
混合键合的关键工艺步骤包括电镀(电化学沉积，ECD)， CMP，等离子体活化，对准，键合，模拟和退火。虽然这些工具已经成熟，例如，用于制造双大马士革铜互连和倒装连接，但为了满足混合连接的需要，这些工艺还需要完善。这些包括<100nm的对准精度，在芯片到晶圆键合和模拟工具的新的清洁水平，具有0.5nm RMS粗糙度的特殊CMP平面性，以及最佳键合电镀。
乌尔曼说:“人们一直在谈论纳米孪晶铜，但你把铜放在一个更活泼的状态，当你成键时，它扩散得更快。”“最终，我们的目标是拥有良好的导电性，并获得更稳定的电动力学取向。”
它需要一个生态系统
一些合资企业和许可协议已经形成，以推进混合键合，包括:
- Adeia与美光、OmniVision、Skywater、SK海力士、索尼、UMC、YMTC等签订了授权协议。
- 应用材料公司在新加坡的先进技术发展中心的介电层，蚀刻，CMP，等离子体激活结合了贝西DIE粘结剂
- EVG的融合和混合键合以及集体组装/计量与奥地利EVG异质能力中心ASM Pacific的0.2 μ m型DIE键合器相结合
- 英特尔和乐提开发了一种使用水蒸发的自组装工艺，用于DIE对晶圆键合
- Suss Microtec将其表面制备叠加测量工具与SET的DIE对晶圆键合器相结合
TEL公司和IBM公司开发了一种300mm模组，该模组采用硅载体晶圆和薄产品晶圆的激光释放。
TEL和IBM研究院的新300mm模块使用了一个硅载体晶圆和一个红外激光将薄硅器件晶圆从硅载体晶圆中分离出来，取代了传统的玻璃载体晶圆。两家公司指出，玻璃晶圆通常是通过机械手段从薄硅晶圆中分离出来的，这会引入污染物。硅载体方法的制造优势包括更好的工具兼容性，更少的夹紧问题，和更少的缺陷。薄晶圆的在线测试也更简单。此外，TEL还安装了晶圆对晶圆的聚变和混合键合工具，等离子加工，以及一系列晶圆清洗系统。
一个过程的发展
晶圆对晶圆(W2W)混合键合，包括晶圆面对面堆叠，键合，退火，然后模拟堆叠，已经有一个被证明的成功记录，当索尼在十年前首次将混合键合用于CMOS图像传感器开始。布鲁尔科学公司WLP材料执行董事Kim Yess说:“一些公司正在生产使用晶圆对晶圆的混合键，但DIE对晶圆还不够成熟，正在评估不同的方法。”
晶圆到晶圆的过程从晶圆加工到最终的BEOL互连层开始。沉积合适的电介质(SiON, SiCN或SiO2)，然后蚀刻形成通孔到下面的金属。首先沉积屏障层和种子层，然后镀铜。铜垫通常是方形的。然后，铜CMP抛光覆盖层，在平面特征下方提供轻微的抛光(几个纳米)。当铜在退火时膨胀时，这个微小的空隙将被填补。接下来，晶圆清洗去除所有污染物。然后等离子体激活步骤在介电介质上产生活性位点。两块晶圆在结合器中精确对齐，位点形成结合。在退火炉中，铜熔合在一起，形成电接触。最后进行圆片修边，然后进行背面磨薄、清洗、CMP抛光等。结合晶圆片中的空隙用表面声显微镜(SAM)检查。空洞将显示为白色区域，而无空洞的结合将导致黑色的SAM图像。(图4分解了一些键合机制。)
图4:键合过程中物理性质的控制。来源:EVG
混合键合的两个最重要的问题是工艺清洁度和对准精度。“对于DIE对晶圆来说，最重要的是晶圆表面要非常干净，绝对没有颗粒和有机污染。因此，将DIE放在晶圆上的工具需要绝对清洁，而且每个动作都需要控制。”规格为300mm晶圆上小于50个90nm的颗粒。
其他人也同意。“晶圆的表面——不仅是铜，还有介电介质——在连接时必须保持原始状态。任何外来因素或任何种类的污染物、任何缺陷或表面光洁度都将最终影响两块晶圆之间的产量，”ClassOne technology产品和技术副总裁John Ghekiere说。
铜镀层正在进行优化，专门用于混合键合。“基本要求是显而易见的，用铜填充特征，没有空隙。然后，覆盖层需要非常均匀，因为CMP要用它来完成它的工作。所以你需要一个统一的起点。”
与弗劳恩霍夫电子纳米系统研究所一起，ClassOne正在优化微led制造的电镀和混合键合。“晶体结构是最重要的，”Ghekiere说。“幸运的是，通过化学制造商和工具供应商之间的合作，已经实现了很多调整，化学配方可以实现特定的晶粒取向。”
Lam Research在其电镀平台上提供纳米孪晶铜、细晶铜和标准BEOL工艺。有趣的是，铜类型的选择不仅会影响铜的性能，还会影响达到良好结合所需的退火温度。最近，Xperi(现在的Adeia)和弗劳恩霍费尔可靠性和微集成研究所(IZM-ASSID)进行了一项研究，使用10 μ m垫块测试车和40 μ m间距的Lam Sabre 3D系统，比较了标准BEOL电镀铜、纳米孪晶铜和细晶粒铜。
铜被抛光到所需的剖面所需的混合粘接。室温结合后，在不同时间和温度下退火发现，纳米孪晶铜薄膜和细晶粒铜薄膜分别可以降低20℃和30℃的热预算。“所以20或30度看起来并不多。但在现实中，如果你想把热预算降低到175°C，这是很多内存制造商的目标，你可以通过转向一种不同类型的铜微观结构来实现。”Mirkarimi说。
电镀后，CMP平面度至关重要。Onto Innovation的应用工程经理Woo Young Han表示，要求的变化幅度不超过几纳米。在CMP和清洁之后，使用等离子体过程激活表面。根据应用材料公司的说法，一个关键的指标是等离子体激活和结合之间的滞后时间。
“激活和成键之间的任何延迟都会削弱键的完整性。我们的集成解决方案使污染物远离脆弱的表面，”应用材料半导体产品集团副总裁Sundar Ramamurthy说。他指出，机器人、软件和自动化有助于优化工艺顺序，以最大限度地缩短激活和粘合之间的时间。
有三种选择的振动模具-标准锯切，隐身(激光)切丁，等离子体切丁在真空室。标准的切丁会产生最多的颗粒物质。隐身切丁和在真空室中的等离子蚀刻是更干净的过程，但它们比看到切丁具有更高的拥有成本。对于混合粘接，必须仔细权衡必要的洁净度水平，以降低加工成本。
集体键合速度
布尔约特说，集体对准方案的一个关键优势是能够测试和使用已知的好DIE。乐提和英特尔最近公布了一种集体DIE对晶圆自组装工艺的结果，该工艺利用水滴的毛细力来对准目标晶圆上的DIE，布尔约特表示，至少在过去的十年中，该过程(见图5)加快了对准速度，同时达到了前所未有的精度。通过对亲水界面和疏水界面的精心设计，使用微吸管在晶圆上沉积水滴，并附着批次的DIE，得到初始的粗比对(>200µm)。然后水分蒸发，其本身进行精细排列(<400nm)，并在室温下通过范德华力进行直接键合。顶部和底部类似于叠加的标记用于表示对齐。退火后，范德华键转化为共价键。
图5:集体自组装，利用水滴在室温下自对准DIE，然后退火。来源:东航Leti
在集体对齐中，晶圆上的所有DIE是同时对齐的，而不是单独对齐，这减慢了翻转芯片工具的速度——1000个DIE/小时，放置精度为1µm。
“在这种情况下，我们的测试车是40个死亡，但你可以想象更多的死亡在支架上。所有的DIE同时连接，所以这里的极限点是填充支架的时间，”Bourjot说。
她估计商业产量在10,000片晶圆片范围内。在描述研究人员的实验室集体自组装粘合工具时，她说:“低重现性，手动过程控制仍然实现了500nm及以下的校准，这强烈表明，专用于此过程的工业工具将提供更高的重现性，鲁棒性和精度。”研究人员寻求一个工业合作伙伴的工具开发和工艺改进。
EVG的Uhrmann说:“集体DIE对晶圆的方法是最普遍的，因为你将组件与键合分离，可以在放置过程中保护DIE。”“这样就可以保护晶圆表面不受倒装芯片粘合机中发生的所有机械抓握和触摸。”
计量和测试
用于混合键合的计量系统需要高灵敏度，同时容纳整片晶圆、薄膜框架上的切丁晶圆和载体上的重组晶圆。KLA的Kronos 1190检测系统结合了用于小颗粒检测的暗场通道和用于检测残留缺陷的亮场通道。
使用叠加标记检查对齐。“在计量方面，不同的设备对3D集成有不同的需求。对于一些人来说，在粘合之前和粘合之后检查叠加可能是可以的。但对于很多设备来说，你需要在连接前和连接后进行电气测试，所以这并不容易，”乌尔曼说。
结论
混合键合工艺正在迅速成熟，以满足高端处理器、HBM、微led和其他市场的惊人需求。协同方法是解决许多污染、工艺集成和热预算约束的关键，使该技术不仅限于高端设备制造商。重要的是，混合绑定将前端和后端流程结合在一起，并提供了合作机会来弥合这一差距。