随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式，基于多通路的数据传递方式，和基于报文的数据传送方式，并充分考虑了在数据传送中出现服务质量QoS (Quality of Service)问题。如今PCIe 7.0 时代已经到来（），实际商用主流PCIe4.0 ，其发展使服务器硬件间信息交互速度再次跃升，但随之而来的是不可忽视的信号衰减问题，今天我们科普下PCIe标准及lanes科普.
PCIe带宽及lanes科普
PCI-Express的前身是PCI和PCI-X，相对传统的并行总线架构来说，PCIE采用多对高速串行总线进行点对点的连接，因此可以提供很高的总线带宽，同时由于上层与PCI的兼容性和成熟的技术，在台式机、笔记本、服务器等应用中已经成为标准的接口，在很多需要高速数据交换嵌入式的应用中，PCIE也越来越普及。PCIE采用多对高速差分信号传输数据，数据速率可以是如上图所示1代的2.5Gbps或2代的5Gbps，根据总线吞吐带宽的要求，可以选择x1/ x2/ x4/ x8/ x16/ x32的模式，即可以根据需要选择需要的差分对的数量，使用起来非常灵活。PCIe是全双工通信，会同时发送和接收数据，为了保证高速信号的传输，PCIE使用差分线提供双向数据收发，因此可以用比较小的信号摆幅提供更高的传输速率，而且差分线本身具有更好的抗干扰能力和更小的EMI，可以支持更长的电缆传输，通道的定义也符合这一点。PCI Express的连接中的每个lane由两对导线组成，一个来发送另一个来接收，数据包以每个时钟一个包的速率通过lane来传输，一个x1的连接，即最小的PCIe连接，只有一个lane即四根导线，在每个方向的传输上都可以达到1bit每时钟，一个x2的连接由八根导线每次传输2bit，一个x4的每次4bit，以此类推，其他的配置选择有 x12，x16和 x32。32位的PCI总线最大频率可以达到 33 MHz，对应最大传输速度是133 MB/s。64位的PCI-x总线宽度则是PCI总线的两倍。不同的PCI-X规范允许不同的数据传输速率，每秒可以传输 512MB 到 1GB 之间。一根PCI Express lane则可以在量高方向上传输200MB/s 的数据。x16的PCIe连接可以6.4GB/s，而且是每个方向上。在这种高速支持下，x1的连接可以轻易支持GB级别的网络连接、声卡和应用。x16的连接则可以轻易支持更强劲的图形接口。PCIe有4种接口尺寸，每种接口的1到11对引脚都是一样的，剩下的是差分数据线和时钟，数据线数量不同对应的PCIe尺寸也不一样，X1的PCIe板子可以插在X4的插槽上，我们拿lane 0来说，有TX1+、TX1-和RX2+、RX2-这两个差分对，lane 0的传输速度指的就是TX1+、TX1-差分通道的速度为5Gbps，或者说是RX2+、RX2-差分通道的速度为5Gbps，用lane 1的传输数据时，速度同理。比如USB 3.2 Gen 2的传输速度为10Gbps，在USB 3.2 Gen 1基础上翻倍了，其实就是说USB 3.2 Gen 2通过lane 0的发送或者接收的差分通道传输速度翻倍为10Gbps，同理用lane 1传输数据时，发送或者接收的差分通道传输速度也是10Gbps。
PCIe几个概念汇总
传输速率()为每秒传输量GT/s，而不是每秒位数Gbps，因为传输量包括不提供额外吞吐量的开销位；比如 PCIe 1.x和PCIe 2.x使用8b / 10b编码方案，导致占用了20% （= 2/10）的原始信道带宽。
GT/s —— Giga transation per second （千兆传输/秒），即每一秒内传输的次数。重点在于描述物理层通信协议的速率属性，可以不和链路宽度等关联。
Gbps —— Giga Bits Per Second （千兆位/秒）。GT/s 与Gbps 之间不存在成比例的换算关系。
PCIe 吞吐量（可用带宽）计算方法：
吞吐量 = 传输速率 * 编码方案()
例如：PCI-e2.0 协议支持 5.0 GT/s，即每一条Lane 上支持每秒钟内传输 5G个Bit；但这并不意味着 PCIe 2.0协议的每一条Lane支持 5Gbps 的速率。
为什么这么说呢？因为PCIe 2.0 的物理层协议中使用的是 8b/10b 的编码方案。即每传输8个Bit，需要发送10个Bit；这多出的2个Bit并不是对上层有意义的信息。
那么， PCIe 2.0协议的每一条Lane支持 5 * 8 / 10 = 4 Gbps = 500 MB/s 的速率。
以一个PCIe 2.0 x8的通道为例，x8的可用带宽为 4 * 8 = 32 Gbps = 4 GB/s。
同理，PCI-e3.0 协议支持 8.0 GT/s, 即每一条Lane 上支持每秒钟内传输 8G个Bit。而PCIe 3.0 的物理层协议中使用的是 128b/130b 的编码方案。即每传输128个Bit，需要发送130个Bit。那么， PCIe 3.0协议的每一条Lane支持 8 * 128 / 130 = 7.877 Gbps = 984.6 MB/s 的速率。一个PCIe 3.0 x16的通道，x16 的可用带宽为 7.877 * 16 = 126.031 Gbps = 15.754 GB/s。
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